Основы схемотехники ЭВМ

1. Основы схемотехники ЭВМ.

ТСИС
(Технические средства информационных систем)
Программное обеспечение информационных систем (1-40 01 73)
Гр. 6 0 3 2 5 , 6 0 3 2 6
Основы схемотехники ЭВМ.
Лекция 4
(По материалам Мухаметова В.Н.)
Ковалевский Вячеслав Викторович
2016

2. [email protected] Тема письма: БГУИР. … .

2
Ковалевский Вячеслав
Викторович
[email protected]
Тема письма:
БГУИР. … .

3. Лекция 1. Представление информации. Системы счисления. Формат с фиксированной запятой

3
Лекция 1. Представление информации. Системы счисления.
Формат с фиксированной запятой
План лекции:
• История развития вычислительной
техники.
• Понятие информации.
• Принцип программного управления.
• Двоичная и шестнадцатеричная системы
счисления.
• Прямой и дополнительный код.
• Арифметические действия в Формате ФЗ.
• Переполнение.
Экзаменационные вопросы:
• Информационная система. Информация.
История развития компьютера.
• Позиционные системы счисления. Перевод
чисел из одной системы счисления в
другую.
• Арифметика ЭВМ. Представление чисел в
форме с фиксированной точкой.
• Сложение в формате с фиксированной
точкой. Переполнение.
• Операция вычитания с фиксированной
точкой. Дополнительный код числа.

4. Лекция 2. Формат с плавающей запятой. Стандарт IEEE 754. Погрешности. Обратная польская запись

4
Лекция 2. Формат с плавающей запятой. Стандарт IEEE 754.
Погрешности. Обратная польская запись
План лекции:
Экзаменационные вопросы:
• Формат чисел с плавающей запятой.
• Представление чисел в форме с плавающей
точкой. Мантисса и характеристика числа.
• Стандарт IEEE 754.
• Особенности операций в формате с
плавающей запятой.
• Нормализованные и денормализованные
числа. Погрешность представления числа.
• Переполнение порядков.
• Арифметические операции в формате с
плавающей точкой.
• Точность вычислений.
• Стандарт IEEE 754.
• Обратная польская запись.
• Формат BCD. Представление текстовой
информации. ASCII.

5. Лекция 3. Логические основы ЭВМ. Минимизация.

5
Лекция 3. Логические основы ЭВМ. Минимизация.
План лекции:
Экзаменационные вопросы:
• Понятия алгебры логики.
• Алгебра логики. Переменные и константы
алгебры логики.
• Аксиомы и законы алгебры логики.
• Логические функции: конъюнкция,
дизъюнкция, инверсия и другие
функции.
• Преобразование логических выражений.
• Логические элементы.
• Логические (комбинационные) схемы.
• Понятие о минимизации логических
выражений.
• Законы и аксиомы алгебры логики. Логические
функции.
• Конъюнкция. Дизъюнкция. Инверсия.
Функционально полная система ЛФ. Функции ИНЕ, ИЛИ-НЕ, Исключающее ИЛИ.
• Формы представления ЛФ. Таблица
истинности. СДНФ и СКНФ. Переход от одной
формы к другой.
• Преобразование логических выражений.
Склеивание. Минимизация логических
выражений.

6. Лекция 4. Основы схемотехники ЭВМ.

6
Лекция 4. Основы схемотехники ЭВМ.
План лекции:
Экзаменационные вопросы:
• Логический элемент как физическое
устройство.
• Логический элемент. Логическая
(комбинационная) схема. ЛЭ как физическое
устройство.
• RS-триггер – бистабильная ячейка.
• Понятие синхронизации.
• Типы триггеров.
• Узлы ЭВМ: регистры, счетчики,
сумматоры, шифраторы и
дешифраторы, мультиплексоры, АЛУ.
• Обратная связь. Бистабильная ячейка –
триггер. RS-триггер, D-триггер, T-триггер.
• Синхронный триггер. Понятие о
синхронизации.
• Узлы ЭВМ. Регистры. Счетчики. Сумматоры.
Шифраторы и дешифраторы. Мультиплексоры.
АЛУ.

7. Логический элемент как физическое устройство

7
Логический элемент как
физическое устройство
Для описания функционирования цифровых схем
используется алгебра логики (Булева алгебра).
В основу алгебры логики положено понятие «событие»,
которое может наступить, либо не наступить. Наступившее
событие считается истинным и выражается уровнем
логической «1», не наступившее событие считается ложным
и выражается уровнем логического «0».
На событие влияют переменные (аргументы), причем
влияют по определенному закону (логическая функция).

8. Логические (комбинационные) схемы

8
Логические (комбинационные)
схемы
Логическая схема (ЛС), или схема «без
памяти», состоит из логических элементов (ЛЭ),
соединенных между собой (выходы одних ЛЭ
соединены со входами других ЛЭ), причем
обратные связи отсутствуют.

9. Логические элементы

9
Логической функцией является функция: у = f(x1, x2,… xn),
принимающая значения «0/1»:
И
И-НЕ
ИЛИ
ИЛИ-НЕ
НЕ
Исключающее
ИЛИ

10. Логические элементы

10
Логической функцией является функция: у = f(x1, x2,… xn),
принимающая значения «0/1»:
И
И-НЕ
ИЛИ
ИЛИ-НЕ
НЕ
Исключающее
ИЛИ

11. Пример реализации ЛФ («Сумматор» -суммирование чисел (2))

11
Пример реализации ЛФ
(«Сумматор» -суммирование чисел (2))
«Сумматор» является неотъемлемой частью АЛУ любого процессора. Составной частью
сумматора является набор ЛЭ, выполняющих функцию:
«Исключающее ИЛИ с переносом остатка»
Результат сложения двух двоичных чисел:
1+1=10
при этом формируется «единица переноса» в
следующий старший разряд – на элемент,
который участвует в операции суммирования
в следующем старшем разряде.
Для этого в схему добавляется ещё один
вывод «переноса» - «Р».

12. Пример реализации ЛФ (Схема охранной сигнализации на ЛЭ)

12
Пример реализации ЛФ
(Схема охранной сигнализации на ЛЭ)
Генератор (Г) вырабатывает сигнал
сирены, подавая его на ЛЭ «И»
(DD2).
При замкнутых состояниях
охранных ключей (S1 – S4), U
питания проходит с резисторов (R1R4) на них, на входах ЛЭ «ИЛИ»
(DD1) - «0», следовательно на ЛЭ «И»
(DD2) также «0», значит на затворе
усилителя из транзистора (VT) также
«0».
В случае размыкания хотя бы одного из ключей (S1-S4), на соответствующий вход DD1
поступит напряжение уровня «1», что приведёт к появлению «1» на втором входе элемента «И»
DD1. Это позволит сигналу с генератора Г поступать на затвор транзистора, в нагрузке
которого стоит динамик.

13. Триггер

13
Триггер
Триггеры (англ. Trigger - защёлка, спусковой крючок), являются
простейшими устройствами с памятью.
Если выходные сигналы ЛЭ и комбинационных микросхем
однозначно определяются их входными сигналами, то выходные
сигналы триггеров благодаря наличию обратной связи зависят
также от предыдущей последовательности входных сигналов.
Сам триггер не является базовым элементом, собирается из
более простых логических схем.
Виды триггеров: RS, T, D, C, JK,

14. Схема с обратной связью

14
Обратная связь
0
&
0
0
0
&
0
0

15. Схема с обратной связью

15
Обратная связь не позволяет определить состояние схемы,
руководствуясь только состояниями входов
1
0
&
?
?
?
0
?
0
?
1
1
0
&
?
0
1
0

16. Схема с обратной связью

16
Первое устойчивое состояние схемы:
на выходе – «единица»
1
0
&
1
0
0
1
0
1
0
0
1
1
1
1
0
0
&
0
1
0

17. Схема с обратной связью

17
Второе устойчивое состояние схемы:
на выходе – «ноль»
1
0
&
0
1
1
1
1
0
0
0
0
0
0
1
1
&
0
1
0
1

18. Схема с обратной связью

18
Неустойчивое состояние схемы:
на выходе – последовательность состояний: «0» - «1» - «0» - «1» - «0» - …
01
1 0
&
10
1 0
1 0
0
0
1 0
10
0 1
0
0 1
0 1
10
0
&
10
0
01
0

19. RS-триггер

19
RS-триггер
RS-триггер - это триггер с раздельной
установкой состояний логического нуля и
единицы (с раздельным запуском). Он имеет
два информационных входа S и R.
По входу S триггер устанавливается в
состояние Q=1 (/Q=0)
По входу R - в состояние Q = 0 (/Q = 1)

20. RS-триггер – бистабильная ячейка

20
RS-триггер – бистабильная ячейка
Q
0
&
0
0
Таблица переходов
i
0
&
0
i
Qi+1
i+1
0
0
x
x
0
1
0
1
1
0
1
0
1
1
Qi
0
i

21. RS-триггер – бистабильная ячейка

21
Пример временной диаграммы
Q
0
&
0
0
0
&
0
0

22. RS-триггер – бистабильная ячейка

22
RS-триггер – бистабильная ячейка
Пример временной диаграммы

23. RS-триггер – бистабильная ячейка

23
RS-триггер – бистабильная ячейка
Таблица переходов
Ri
Si
Qi+1
1
1
x
x
1
0
0
1
0
1
1
0
0
0
Qi
i+1
i

24. RS-триггер – бистабильная ячейка

24
RS-триггер – бистабильная ячейка
С
Таблица переходов
Ci
Ri
Si
1
0/1
0/1
0
0
0
0
0
0
1
1
0
1
0
1
Qi+1
Qi+1
Qi
x
0
1
Qi
Qi
x
1
0
Qi

25. RS-триггер – бистабильная ячейка

25
RS-триггер – бистабильная ячейка
Пример реализации на РЭ компонентах

26. JK-триггер – бистабильная ячейка

26
JK-триггер – бистабильная ячейка
Исключено запрещённое состояние - при подаче
двух единиц JK триггер превращается в счётный
триггер
Таблица переходов
С
0
0
1
1
1
1
1
1
1
K
x
x
0
0
0
0
1
1
1
J
x
x
0
0
1
1
0
0
1
Q(t) Q(t+1)
0
0
1
1
0
0
1
1
0
1
1
1
0
0
1
0
0
1

27. D-триггер (англ. Delay-задержка)

27
D-триггер
(англ. Delay-задержка)
В RS триггере сигналы установки и сброса не
могут появляться одновременно, поэтому можно
объединить эти входы при помощи инвертора:
D
D
Q
T
C
Q
R
R
Таблица переходов
Di
*
*
0
1
Ci
*
0
1
1
i
0
1
1
1
Q i+1
0
Qi
0
1

28. D-триггер

28
Пример временной диаграммы
D
D
T
Q
C
Q
R
R

29. T-триггер (счетный)

29
T-триггер
(счетный)
После поступления на вход T импульса,
состояние триггера меняется на прямо
противоположное
T
T
Q
T
C
Q
R
R
Таблица переходов
Ti
*
*
0
1
Ci
*
0
1
1
i
0
1
1
1
Q i+1
0
Qi
Qi
i

30. T-триггер

30
Пример временной диаграммы
T
T
T
Q
C
Q
R
R

31. Функциональные узлы ЭВМ

31
Функциональные узлы ЭВМ
Регистры
Счетчики
Шифраторы
Дешифраторы
Мультиплексоры
Сумматоры
АЛУ

32. Регистры

32
Регистры
Регистр — устройство, используемое для хранения
n-разрядных двоичных данных и выполнения
преобразований над ними.
Регистр представляет собой упорядоченный набор
триггеров (обычно D) число которых соответствует
числу разрядов в слове. С каждым регистром
обычно связано комбинационное цифровое
устройство, с помощью которого обеспечивается
выполнение некоторых операций над словами.
Основой построения регистров являются:
D-триггеры, RS-триггеры, JK-триггеры.

33. Регистры

33
…
0
1
2
3
4
5
6
7
D0
D1
D2
D3
D4
D5
D6
D7
R
C
R
RG
0
1
2
3
4
5
6
7

34. Счетчики

34
На выходах двоичный (двоично-десятичный) код, определяемый числом поступивших
импульсов.
Счётчики на двухступенчатых D-триггерах, T-триггерах и JK-триггерах.
+1
-1
+1
-1
R
C
R
CT
0
1
2
3
4
5
6
7
C
0
0 1 0 1 0 1 0 1 0 1
1
0 0 1 1 0 0 1 1 0 0
2
0 0 0 0 1 1 1 1 0 0
3
0 0 0 0 0 0 0 0 1 1
0123456789

35. Дешифраторы

35
Дешифратор (англ. decoder)— комбинационная схема, преобразующая n-разрядный
двоичный код в k-ичный одноединичный код, где k — основание системы счисления.
n вх
D2 D1 D0
0 1 1
y0
y1
y2
y3 –
y4
y5
y6
y7
k вых
active

36. Шифраторы

36
Шифратор (англ. encoder) - логическое устройство, выполняющее логическую функцию
преобразования позиционного n-разрядного кода в m-разрядный двоичный код.
n вх
m вых

37. Мультиплексоры

37
Устройство, имеющее несколько сигнальных входов, один или более управляющих входов и один
выход.
Мультиплексор позволяет передавать сигнал с одного из входов на выход; при этом выбор
желаемого входа осуществляется подачей соответствующей комбинации управляющих сигналов.
S=0 Y = A
S=1 Y = B

38. Сумматоры

38
Сумматоры
Сумматор — устройство, преобразующее
информационные сигналы (аналоговые или
цифровые) в сигнал, эквивалентный сумме
этих сигналов, другими словами устройство производящее операцию
сложения.

39. Сумматоры

39
Комбинационные сумматоры - сумматоры на логических элементах, которые каждый раз
складывают слагаемые и бит переноса
SM
An-1 … A0
S = A + B + C0
A
S
Bn-1 … B0
Sn-1 … S0
B
C0
Cn
Комбинационный сумматор

40. Сумматоры

40
Сумматор накапливающего типа - это схема с памятью.
Задаётся первое слагаемое X и запоминается в памяти сумматора. Затем подаётся второе
слагаемое Y. Затем на выходе сумматора формируется S и сигнал переноса.
SM
X
RG
A
D
S
O
Y
B
C0
Cn
+
C
Накапливающий сумматор
R
C
R
S = S + B + C0

41. Арифметико-логическое устройство (АЛУ)

41
Арифметико-логическое устройство (АЛУ)
В АЛУ выполняются арифметические и
логические операции над двоичными
числами. Состоит из сумматоров, регистров
для кратковременного хранения чисел и
устройства управления.
Основные параметры:
Разрядность (32–64 разряда в современных
компьютерах)
Быстродействие (время выполнения одной
элементарной операции, напр. сложения).
Строится с помощью ЛЭ

42. АЛУ (ALU)

42
An-1 … A0
ALU
Y = F(A, B, C0)
A
B
Y
Bn-1 … B0
F
C0
Cn
Комбинационное АЛУ
Yn-1 … Y0

43. АЛУ (ALU)

43
АЛУ (ALU)
АЛУ накапливающего типа

44. Структура процессора

44
Структура процессора

45. Регистры процессора

45
Регистры процессора

46. Регистр признаков (PSW)

46
Регистр признаков (PSW)
Cлово состояния процессора (ССП)
англ. PSW — Processor Status Word

47. Структура процессора Intel

47
Структура процессора Intel

48. Структура компьютера

48
Структура компьютера

49. Структура компьютера

49
Структура компьютера
CPU
Memory
BUS (data, address, control, status)
I/O
I/O
I/O

50.

50
ТСИС
(Технические средства информационных систем)
Программное обеспечение информационных систем (1-40 01 73)
• Лекция 4
Основы схемотехники ЭВМ.
Ковалевский Вячеслав Викторович
[email protected]
Тема письма:
БГУИР. … .
https://www.dropbox.com/s/q8pkzresae3egb1/TCIC.Lec4.pps?dl=0